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2007-09-23 Sun 07:06
Absolute maximum ratings 【絶対最大定格】：この範囲を外れると、デバイスの性能や信頼性が大幅に低下してしまうか、デバイスが機能しなくなると見込まれる、電圧、電流、温度などの範囲。特に指定がない限り、この定格はTA＝＋25℃で規定されます。複数の最大定格項目は、同時に適用されないことがあります。
Accept number 【許容数】：当該ロットを不合格にすることなく、サンプル・テストで不合格になってもよいデバイスの最大個数。 Acceptor 【アクセプタ】：価電子を受け取ることによって半導体デバイスの価電子帯に「正孔」を発生させてP型半導体を作る不純物。正孔は正電荷のキャリアとして振舞います。 Active circuit area 【能動回路領域】：ビーム・リードを除く、すべての機能回路素子、メタライゼーション、接続部分で構成される、ダイまたはハイブリッド・サブストレート上の領域。 Active device 【能動素子】：電流または電圧が印加されたときに、ゲイン(増幅)か制御特性、またはその両方の性質を示すデバイス、あるいは外部から与えられるエネルギーを用いて入力信号エネルギーを出力信号エネルギーに変換するデバイス。 Alloying 【アロイング】：アルミ配線を蒸着した直後に行うファブリケーション工程。ダイ表面に蒸着させた導電性金属の表面を合金化して、能動回路素子に対してオーミック・コンタクトを確保します。 Alpha particles 【アルファ線(α線)】：半導体パッケージ材料内に微量に含まれるウランとトリウムが放射性崩壊して放射されるヘリウム原子核。アルファ線は、適切に抑制しないとダイナミック・メモリでソフト・エラーを引き起こすときがあります。 Analog device 【アナログ素子】：出力が、入力の数学的な関数として表されるマイクロサーキット。 Angstrom(Å)【オングストローム】：長さの単位。104Å＝1μm、1010Å＝1m。 AOQL 【平均出荷クオリティ・レベル】：「Average Outgoing Quality Level」の略。全出荷ロットにおける許容可能な最大不合格率の平均で、パーセントで表します。 AQL 【合格クオリティ・レベル】：「Acceptable Quality Level」の略。全ロットをスクリーニングした平均として許容可能な最大不良率で、パーセントで表します。一定のAOLを使用したサンプル数では、不良率がより高い全ロットのうち95%について受け入れを防止します。 Architecture 【アーキテクチャ】：複合部品、回路、システムで構成される、設計上の機能方式。ハードウェアと、そのハードウェアに互換性がある外部ハードウェアおよびソフトウェアによって実現されます。 ASIC 【特定用途向けIC】：「Application Specific Integrated Circuit」の略。特定のアプリケーション向けに開発された、セル・アレイまたはゲート・アレイなどで構成されるカスタムまたはセミカスタムの集積回路です。ASICは複雑なため、一般にCADの全面的な支援が欠かせません。 ATP 【受入れ検査実施計画】：「Acceptance Test Plan」の略。デバイスかロット、またはその両方の受入れ検査に関連した全テストの詳細を記述するための文書です。 Attributes data 【属性データ】：テスト・シーケンス中のさまざまなスクリーニング過程で、対象デバイスの総数と、合格または不合格の総数を示す全体データです。 Audit 【監査】：プロセスや仕様などに対する不定期な査察。 Axis 【軸】：デバイスを横切る平面であって、等加速などの応力の印加方位を定める目的で決められたものです。 実装面からダイを引きはがしたり、ダイからワイヤを引きはがす向きの応力を与えるY1軸が、最もよく利用されます。 Back end 【バックエンド】：半導体製造プロセスを、ウェハ・ファブリケーション工程と組立/試験工程に分けたとき、後者に対して使われる業界用語。「Front end」を参照。[日本語版補足：国内ではウェハ・プロセス工程を2つに分けて、トランジスタを作る工程を前工程または下地(したじ)工程、配線構造を作る工程を後工程または上地(うわじ)工程と呼んでいます。] Backlapping 【裏面ラッピング】：ウェハのストレス低減を図り、均一な厚さと平坦性を得るために、ウェハ裏面を拡散工程前に微細研削または研磨すること。 Backside abrasion 【裏面研磨】：微粒子パウダーを高圧エアで吹き付けてすべての酸化皮膜や他の汚染物質の除去を行う、仕上げ済みウェハ裏面の洗浄工程。ウェハ洗浄度が高まるため、ウェハから切断されたダイのダイ・アタッチ性が高まります。 Ball bonding 【ボール・ボンディング】：ボンディング・ヘッドを用いてボンディング・パッドの広い領域にワイヤ端を高温で圧接するボンディング方法。通常、金線を使用します。 この用語の名前は、上から見たときにワイヤ先端が円形になることに由来します。超音波ボンディングは一般に4milの長さが必要ですが、ボール・ボンディングでは1mil線を使った場合にボンディング幅を2.5milでできるため、トランジスタのような小型ダイに多く用いられます。ワイヤの両端をボール・ボンディングすることは難しいため、一端にボール・ボンディングを採用した場合は通常、他端にはステッチ・ボンディングが使われます。 Baseline 【基準となる仕様】：以後の仕様変更をトラッキングするときの基準となる、デバイスの電気的および機械的構成、組立、プロセス、テストに関する詳細な定義。 Bimetallic contamination 【異種金属接触腐食】：金と、シリコンを2%以上含むアルミとの相互作用によって生じる腐食。温度が167℃を超すと、含まれているシリコンはアルミ＝金の合金を作り出す触媒として機能し始めます。その結果生じる金属マイグレーションによって、金とアルミの界面にギャップ(Kirkendall void)が発生します。異種金属接触腐食は、ボンディング・ワイヤの接着性と、インタフェースに流せる電流を低下させます。極端な場合、ボンディング・ワイヤがパッドから離れることがあります。異種金属接触腐食はパープルプレーグとも呼ばれます。 Binary logic 【二値論理】：2種類のロジック・ステート(ONとOFF、または論理「0」と論理「1」)を用いた論理。 Bipolar 【バイポーラ】：電流を運ぶ領域と、サブストレートが、異なる極性を持つデバイスまたはプロセス(TTL回路を構成するために用いられるPNPトランジスタやNPNトランジスタなど)。バイポーラ・デバイスでは、正孔と電子の両方が移動します。バイポーラとユニポーラを組み合わせたBI-FETTMのような技術もあります。 Bit 【ビット】：二進数の1桁。二進数の計算ではすべてのデータを1か0で表します。半導体デバイス内では、セル内に電子が存在する/しないによって、このロジック・レベルを作ります。 BIT：「Built-in test」を参照。 Bonding pad 【ボンディング・パッド】：ボンディング・ワイヤを接着するために、ダイ表面に設けられた拡張メタライゼーション領域。 Bond-off 【ボンドオフ】：ボンディング装置を清掃する目的で、パッケージのポストまたはランド領域の端部に接着された余分なボンディング。ダイ上のボンディング・パッドには接続されません。 Bond pull 【ボンド強度(破壊ボンド引張り試験)】：ボンディング・ワイヤを破壊するまで引っ張ることによりボンディング強度を判定するテスト方法。MIL-STD-883, method 2011を参照。「Nondestructive bond pull」も参照。 Bottom-brazed flat 【ボトム・ブレーズ・フラット・パッケージ】：リードをパッケージ側面ではなく底面に鑞付けしたフラット・パッケージ。 Built-in test 【ビルトイン・テスト(組み込みテスト)】：あらかじめ決められた間隔または外部コマンドに基づいて、回路自身のテストを行うように組み込まれたサブ回路。 Bulk CMOS 【バルクCMOS】：サファイアなどのサブストレート上ではなく、バルクのシリコン上に拡散を行った従来型のCMOS集積回路プロセス。 Bulk impurities 【バルク中の不純物】：拡散プロセス前からウェハのバルク・シリコン内に存在する、部位と密度が管理されていない不均一な不純物。バルク中の不純物は、拡散プロセス中にさまざまな酸化層を成長させ、不純物の移動や偏りの原因となります。偏った不純物(通常、酸素、炭素、硫黄)は、好ましくない寄生やさまざまな潜在的な欠陥の原因となり、初期故障を引き起こすときがあります。 Burn-in 【バーンイン】：デバイスに電気的バイアスを与えた状態で、高温(通常125℃)で動作させるテスト。通常、全数のスクリーニングを行います。標準バーンイン時間は、クラスBデバイスでは160時間、クラスSデバイスでは240時間です。このテストの目的は、初期故障があるデバイスまたはパラメータが過度に偏移したデバイスの除去です。MIL-STD-883, method1015を参照。 Burst radiation 【バースト放射】：ラッチアップ、データ反転、スレッショルド偏移などの性能低下をデバイスに引き起こす、電離放射線の大量かつ急激な照射(通常108 rads(Si)/sec超)。バースト放射は通常、核兵器の爆発に伴って発生します。 CAD 【キャド】：「Computer Aided Design」の略。複雑な回路の設計作業で、回路の一部または全部の実装にコンピュータによる自動化を用いることです。 CAM 【キャム】：「Computer Aided Manufacturing」の略。製品の組立工程の一部または全部に、コンピュータによる自動化を用いることです。 Candidate device：規定されたテストやスクリーニング・フローに適用されたデバイス、またはこれから適用されるデバイスのうち、まだテストが完了していないもの。MIL-M-38510で使われている用語です。 Capacitive decoupling 【容量性デカップリング】：電圧スパイクからデバイスを保護したり、AC電圧の入力からデバイスを遮断するために、電圧源とグラウンド間にコンデンサを設けてデカップリングを行うこと。 CATE：「Computer Aided Test Engineering」の略。電子的テスト・プログラムの準備に、コンピュータによる自動化を利用することです。 Cavity device 【キャビティ・デバイス】：モールド・デバイスとは異なり、パッケージ内部にキャビティ(空洞)を持つ半導体デバイス。 Cell array 【セル・アレイ】：ダイ上に設けられた多くの機能ブロック(セル)の配置とインタコネクトによって構成される集積回路。 Centralized processing 【集中処理】：デジタルデータ・システムで、すべてのシステム演算を、大規模な単一プロセッサ上で実行するシステム。通常、マルチプロセッシング・モードまたはマルチプログラミング・モードを使用します。 Centrifuge 【遠心分離機】：「Constant acceleration」を参照。 Cerdip 【サーディップ(セラミックDIP)】：ガラス・シールを用いたセラミック・デュアル・インライン・パッケージ。従来の金属デュアル・インラインDIPとサイド・ブレーズDIPは、ハンダ・シールを採用しています。 Cerpac 【サーパック】：ガラス・シールを用いたセラミック・フラット・パッケージ。従来の金属フラット・パッケージとボトム・ブレーズ・フラット・パッケージは、ハンダ・シールを採用しています。 Certificate of conformance 【合格証明書(適合性認証書)】：製造業者のQA部門が調達機関に対して発行する証明書で、適用されるすべての仕様にロットの全部品が適合していることを証明するもの。 Change control 【変更管理】：「Configuration control」を参照。 Channel 【チャネル】：半導体表面に形成される、バルク・ドーピングと反対の導電領域。チャネルは、表面のイオン汚染によって意図せずに生じることがあります。チャネルのタイプ(PまたはN)は、チャネルに励起される多数キャリアによって決まります。 Characterization 【特性評価】：デバイスの代表的性能特性かパラメータ・リミット、またはその両方を得るために実行する電気的テスト。 Charge carrier 【電荷担体】：ソリッド・ステート・デバイス結晶内に存在する電荷キャリア。自由電子または正孔です。 Chip 【チップ】：「Die」を参照。 Chip carrier 【チップ・キャリア】：ハイブリッドまたは基板の構成に使用されるリードレス・パッケージ。チップ・キャリアはフラット・パッケージと本体構造が似ていますが、電気的接続はリード線ではなくパッケージ・ベースとの接触によって実現されます。 Class(electrical classification testing)【クラス：電気的分類試験】：組立後に全数に対して行われる電気的な選別テスト。MIL-STD-883で規定されている「製品保証クラス」とは異なります。 Class(product assurance class)【クラス：製品保証クラス】：MIL-STD-883では、予想されるデバイスの信頼性レベルを表す2種類の製品保証クラスが規定されています。クラスBは、機上装備を目的としています。クラスSは、宇宙飛行を目的としています。このクラスに関する詳細は第4章を参照。 Class 10, 100, etc 【クラス表示】：「Particle count」を参照。 CMOS(complementary MOS)【相補型MOS】：同一のダイにPチャネル・デバイスとNチャネル・デバイスの両方を組み付けるMOS技術。 Coefficient of thermal expansion 【熱膨張係数】：特定の材料が温度変化によって伸張または収縮する割合い(/℃またはppm/℃)。熱膨張係数が異なる2つの材料を接合すると、伸張または収縮によって両者の接合面にストレスが加わります。接合部にストレスが継続的に加わると、材料が分離する可能性があります。 Complex hybrid 【複合ハイブリッド】：内部シールの周囲(キャビティ周囲)が2インチよりも長いハイブリッド。MIL-STD-883, method 5008で定義されています。[日本語版補足：MIL-STD-883 method 5008は、MIL-PRF-38534に置き換えられています。] Compound bond 【コンパウンド・ボンディング】：ハイブリッドで、別のボンディング上に行う単一金属によるボンディング。 Configuration control 【変更管理】：ベンダが調達機関か認定機関またはその両方に対して発行する、ベンダ製品の製造またはテストに関する変更要請。変更が正式に承認されるまで、変更の導入が延期される場合もあります。 Contact step 【コンタクトの段差】：パッシベーション表面からコンタクト部分の表面までの段差。 Contact window 【コンタクト・ウィンドウ】：表面パッシベーションの開口部。この開口部を通して、デバイスのメタライゼーションが回路素子とコンタクトできます。 Constant acceleration 【定加速度】：ダイ・アタッチ、リード・ボンディング、パッケージ品質をテストするために、遠心分離機を使用してデバイスに加速度(通常30,000G)を短時間印加すること。MIL-STD-883, method 2001を参照。 CPU 【中央処理装置】：「Central Processing Unit」の略。 Crazing 【クレージング】：半導体デバイスのグラシベーション層に微小クラックが広がっていくこと。 CSIC：「Customer Specific Integrated Circuit」の略。特定の顧客の特定の用途向けに開発された集積回路。ゲート・アレイなどのセミカスタム・デバイスの普及に伴い、この用語の代わりに「ASIC」が使われるようになっています。 Current carrying edge：コンタクト・ウインドウ上部のメタル部分で、メタライゼーション・ストライプがコンタクト・ウインドウに入る周囲。 Current density 【電流密度】：デバイスのメタライゼーション部分を流れる単位断面積当たりの電流量。たとえば、幅3μm、厚さ1μmのメタライゼーション・ストライプに1mAの電流が流れる場合、電流密度は0.33×105 A/cm2となります。 Data check 【データ・チェック】：すべての読み出しが正しく実行されたことと、不合格品がロットから取り除かれたことを確認するために、デバイスのRead-and-Record後に行うデータの解析と検討。 Data log 【データ・ログ】：「Read-and-Record」と同じ。 Data pack 【データ・パック】：あるロットのスクリーニング工程中に生成された全データを、顧客への出荷に備えて確認し整理すること。 Data upset 【データ反転】：バースト放射が原因でメモリ・デバイスに格納されていたデータが失われること。放射線の照射によって、寄生回路がアクティブになったり、格納されていたデータ・ステートが反転します。 Date code 【デートコード】：選択された部品の検査ロットを識別するための3桁または4桁の数値。最初の2桁(3桁コードでは最初の1桁)は年を表し、残り2桁が週を表します。一般に、デートコードは、検査ロットの最初のサブロットが封止された週に基づいて付けられます。 Delta 【デルタ】：単一または一連のスクリーニング(通常、バーンインを適用)で、デバイス・ユニットに見られるパラメータ偏移のリミット値。 Depletion layer 【空乏層】：存在していたキャリアのすべてが、電界によって事実上一掃された半導体内の領域。 Destructive testing 【破壊試験法】：テスト済みのデバイスを以後使用するのが不適切な、きわめて厳しいサンプル・テスト。破壊試験に用いたデバイスは実際に壊れているとは限りませんが、機能が低下しているおそれがあるので、他のシステムでは使用できません。 Dice 【ダイ】：ダイの複数形。「Die」を参照。 Die 【ダイ】：半導体回路が形成された、正方形または長方形の単一シリコン片。 Dielectric breakdown 【絶縁破壊】：破壊耐圧を超える電圧を印加したために酸化膜内部が損傷すること。 Dielectric isolation 【誘電体分離】：各回路素子を酸化バリアで囲み、他の拡散素子から完全に分離させた半導体ファブリケーション工程。 Die-on-tape：フレキシブル・リボン・テープ上に各ダイのボンディング・パッドをボンディング実装して、テープ上のリード・フレームに複数のダイを接続する実装方法。パッケージ内またはハイブリッド・サブストレート上にダイを実装する前に、電気的テストおよびその他のテストを行えます。 Die shear 【ダイシェア】：ダイ・アタッチの品質を確認する目的で、ダイをダイ・アタッチ材から剪断するために必要な応力を印加すること。MIL-STD-883, method 2019を参照。 Die sort 【ダイ選別】：プローブを当て、あらかじめ決めた電気的リミット値に従いウェハ上のダイを選別すること。目視検査では、Condition A、Condition B、または市販グレードのダイに選別します。 Diffused area 【拡散領域】：高温でシリコン表面に不純物を拡散させ、NまたはPのキャリアを増やして電気的特性を変化させたダイの領域。 Digital device 【デジタル素子】：ロジック・ステート(0か1)に対応した入力を、あらかじめ設定された一連の論理式または真理値表に基づいて出力のロジック・ステートに変換するマイクロサーキット。 DIP 【ディップ】：「Dual-in-line package」の略。 Discrete 【ディスクリート】：トランジスタやダイオードなど、単一のアクティブ・デバイスのみで構成される半導体または半導体ダイ。 Distributed processing 【分散処理】：デジタル・データ・システムで、システム全体に分散された複数の専用プロセッサを活用し、演算を局所的に実行するためのシステム。 Donor 【ドナー】：余剰な自由電子を伝導帯に供給してN型半導体を作る不純物。自由電子は負電荷のキャリアとして振舞います。 Doping 【ドーピング】：NまたはPキャリアを増加させて電気的性質を変更するために、半導体の結晶格子に不純物を添加すること。 DPA(destructive physical analysis)【破壊解析】：デバイスを解体して、構造を解析したり、決められた仕様に準拠しているかを評価すること。 Dual-in-line package 【デュアル・インライン・パッケージ】：パッケージの両側からリードが出て下側に折り曲げられれている、ハーメチックまたはモールド・パッケージ。「Side brazed DIP」も参照。 DUT 【被試験デバイス】：「Device Under Test」の略。 Dynamic RAM 【ダイナミック・ラム】：「RAM」を参照。 EAROM 【イーエーロム】：「Electronically Alterable Read Only Memory」の略。機能的にはEEPROMと同じです。 EEPROM(E2PROM)【イーイーピーロム】：「Electronically Erasable-Programmable Read Only Memory」の略。プログラミング処理によって内容を確定できるメモリ・デバイスです。通常、二酸化シリコンの薄膜を通してフローティング・ゲートに電子をトンネルさせます。EEPROMの各メモリ・セルの内容は、電圧を印加して電子の流れを反転させ、フローティング・ゲートから電子を移動させれば消去できます。消去したセルは、再プログラムが可能です。プログラミングと消去処理は、使用中のシステムにデバイスを搭載したまま行えます。 Effectivity date： MILの新しい文書、または既存文書の新しいリビジョンが発効される日付。「Implementation date」を参照。 Electromigration 【エレクトロマイグレーション】：電流を高密度で流した場合に、結晶粒界でアルミニウム薄膜またはポリシリコン導体が起こす金属原子マイグレーション。エレクトロマイグレーションが起こると、導体が開回路状態になったり、隣接するコネクタ間で短絡が発生する場合があります。 Electrostatic sensitivity 【静電気感度】：静電気放電によって損傷を受けたり性能低下を生じる感受性。一般に、MOSデバイスのほうがバイポーラよりも感受性が高くなっています。 Electrostatic discharge 【静電気放電】：蓄積された静電気(一般に、高電圧、小電流)が集電体間で放電すること。通常、集電体間を火花が飛びます。 Element 【素子】：電気的特性に直接寄与し、パターンなどで区別可能なマイクロサーキットの部分。 Encapsulation 【封止】：モールド・デバイスを封止する工程。 EOL (end-of-line testing)：デバイスの組立クオリティを確認するために、密封工程の後に行われるテスト。テストには通常、安定化ベーク、加速度テスト、温度サイクル・テスト、耐湿テストが含まれます。 Epi：「Epitaxial layer」を参照。 Epitaxial layer 【エピタキシャル層】：サブストレートと同一の結晶軸方向を構成するように、サブストレート上に堆積された単結晶層。「epi」とも呼ばれます。 EPROM 【イーピーロム】：「Erasable Programmable Read Only Memory」の略。プログラミング処理(通常は、ホット・エレクトロンの注入)によって内容を確定できるメモリ・デバイスです。一定時間(通常30分)紫外線を当てると、メモリ全体の内容を消去できます。適切に消去すれば、再プログラムが可能です。 Eutectic 【共晶】：2種類以上の金属を組み合わせた合金で、それらの金属のすべての組み合わせの中で融点が最も低いもの。共晶合金の融点は通常、それぞれの金属の融点よりも低くなります。 Evaporation 【蒸着】：各ダイ上のさまざまな能動素子間に電気的インタコネクトを形成するために、ウェハ表面に導電性の金属(通常、アルミ)を蒸着させる、ウェハ処理の最終工程の1つ。メタライゼーションには、スパッタリングを用いる場合もあります。 Failure Analysis 【故障解析】：報告された故障の確認と、故障モードまたは故障メカニズムの特定を目的とした、故障デバイスの事後検査。故障解析の手段には、単純な電気的検査や目視検査、またはその両方を用いたものから、物理学、金属学、化学を用いた先進の手法まで、さまざまなものがあります。MIL-STD-883, method 5003を参照。 Failure rate 【故障率】：デバイス総数中に発生するデバイス故障について算出した割合。通常、1,000時間当たりのパーセントか、106単位時間当たりのデバイス個数で表します。 Fault isolation diagnostics 【故障箇所特定診断】：異常が起こった複合デバイス内部のサブ回路または回路の箇所を特定できる機能。通常、ビルトイン・テストと連動します。 Feature size 【加工寸法(パターン寸法)】：ダイ表面において制御可能な最小寸法で、通常は最小線幅によって決まります。 FID：「Fault isolation diagnostics」を参照。 Filament short 【フィラメント短絡】：高温または電圧ストレスの結果、2つの導体領域から成長したフィラメントが、両方の領域間を短絡させてしまうこと。 Fine leak 【ファイン・リーク】：「Hermeticity」を参照。 Flat package 【フラット・パッケージ】：パッケージの対向辺からリボン・リードが出た薄型パッケージ。「Bottom-brazed flat」も参照。 Flying lead 【フライング・リード】：フラット・パッケージ・デバイスの一種。リードがパッケージ端面から出て、直角に曲がり、他のリードと平行になっています。 Forcing function：パラメータ・テストまたは機能テストを実行する際に、電圧または電流を印加して機能を動作させること。 Foreign material 【異物】：マイクロサーキットとは無関係なすべての物質。または、異物ではないがマイクロサーキット・パッケージ内で本来の位置から外れたもの。 Frit seal 【フリット・シール】：パッケージ・ベースとリッド間のガラス・シール・リング(フリット)を溶融し再固化させるシール方法。パッケージ・リードは通常、シール領域を貫通しています。 Front end 【フロントエンド】：半導体製造プロセスを、ウェハ・ファブリケーション工程と組立/試験工程に分けたとき、前者に対して使われる業界用語。[日本語版補足：国内ではウェハ・プロセス工程を2つに分けて、トランジスタを作る工程を前工程または下地(したじ)工程、配線構造を作る工程を後工程または上地(うわじ)工程と呼んでいます。] Gallium Arsenide(GaAs)【ガリウム砒素】：半導体のベースとなる材料の一種。電子移動度が高く、高速回路のファブリケーションに用いられます。GaAs回路は、シリコン回路よりも製造が難しいとされています。 Gate array 【ゲート・アレイ】：相互接続が可能な多くのゲートで構成される集積回路。個々のアプリケーションの要求を満たすために、任意の組み合わせでゲートを相互接続できます。「ASIC」と「CSIC」を参照。 Gate equivalent 【ゲート換算】：デジタル回路の複雑性を測定するための基本単位。同じ回路機能を実行するために相互接続する必要があるロジック・ゲート数に基づきます。 Gate oxide 【ゲート酸化膜】：MOS半導体のソース領域とドレイン領域の間をわたる、絶縁酸化物質でできた薄膜。 Generic data 【汎用データ】：出荷されるデバイスと同じ汎用製品ファミリのデバイスに関する認定データまたはクオリティ適合データ。 Generic family 【汎用ファミリ】：同じプロセスと材料を使い、同じ基本機能を実行するように設計し、同じラインで製造と組立を行うデバイスのグループ。オペアンプやTTLゲートなどが例です。 Glass frit seal 【ガラス・フリット・シール】：「Frit seal」を参照。 Glassivation 【グラシベーション】：ボンディング・パッド部分を除いたダイ表面全体を、保護性の皮膜(通常、二酸化シリコンまたは窒化シリコン)で覆うこと。[日本語版補足：本用語集ではグラシベーションとパッシベーションを区別していますが、パッシベーションで両者を表す場合もあります。] Gross leak 【グロース・リーク】：「Hermeticity」を参照。 Grown junction 【成長接合】：溶融状態から単一結晶を成長させるときに、不純物の種類を制御して作成するPN接合。 Hardware 【ハードウェア】：部品またはシステムを構成する物理的な素子とインタフェース。 HDL 【ハードウェア記述言語】：「Hardware Design Language」の略。ハードウェア設計時に使用するソフトウェア・ツールです。「CAD」を参照。 Header 【ヘッダ】：メタル・キャン・パッケージとも呼ばれます。パッケージ・ベースから出たリード線と金属リッドを持つ円筒形の半導体パッケージ。実装面との接触を防止するため、セラミックのスタンドオフが付いているものもあります。[日本語版補足：国内ではヘッダの呼び方はほとんど用いられていません。] Hermetic device 【ハーメチック・デバイス】：「Cavity device」を参照。 Hermeticity 【気密性試験】：シール品質を確認するため、すべてのハーメチック・パッケージに対して実施するリーク・テストまたはシール・テスト。リーク率が5×10-8 cc/secの範囲のファイン・リークと、シール全体の欠陥を探すグロース・リークの2段階を行います。MIL-STD-833, method 1014を参照。 High temperature storage 【高温保存試験(高温放置試験)】：通電なしで、長期間にわたり高温ベーキングを行うテスト(通常150℃で1,000時間)。MIL-STD-883 Revision Aに対するNotice 2によって、このテストはGroup Cから削除されました。MIL-STD-883, method 1008を参照。 Hole 【正孔(ホール)】：半導体の価電子帯で電子の抜けた孔。正孔の移動は正電荷の移動と等価です。 HTOT 【高温動作試験】：「High Temperature Operating Test」の略。きわめて加速した条件下でのデバイス・ロットの長期信頼性を求めるため、サンプルに対して非常に高い温度(通常250℃)でバーンインを実行するテストです。MIL-STD-883, method 1005, Condition Fを参照。 Hybrid microcircuit 【ハイブリッド・マイクロサーキット】：半導体チップ(集積回路またはディスクリート)と、薄膜部品か厚膜部品をサブストレート上に実装したマイクロサーキット。 IC 【集積回路】：「Integrated Circuit」の略。 Implementation date：MILの新しい文書、または既存文書の新しいリビジョンを、要求を適用される者が実施しなければならない期日。effectivity dateよりも遅い別の日付に設定される場合があります。 Ingot 【インゴット】：円柱形の半導体素材。個々のウェハは、このインゴットから切断して作ります。 Ingot Growth 【インゴットの成長】：半導体材料であるインゴットを、成長によって作る工程。 Inspection 【検査】：監視とは異なり、スクリーニング工程での実際の作業。 Inspection lot 【検査ロット】：認定またはクオリティ適合検査に使うための、単一ロットとして見なされるデバイス・ロット。同一の汎用ファミリから抽出したロットの場合、検査ロットは2種類以上のデバイスで構成されるときもあります。最も一般的に知られている検査ロットの定義は、同じ生産手法と材料を使い、最終シールまで同じ生産ラインで製造し、同じ6週間の期間にシールした、単一のパッケージ・タイプ、外形、リード仕上げを持つデバイスのグループです。 Insulating layer 【絶縁層】：マルチレベルの導電性材料や抵抗性材料の絶縁、または最上部の導電性抵抗性材料の保護に使用される誘電体層。「Glassivation」と「Passivation」を参照。 Integrated circuit 【集積回路】：ダイ上またはハイブリッド・サブストレート上に配置され、複数素子が協調して完全なデバイス回路を構成する半導体または半導体ダイ。 Interconnect 【インタコネクト】：ダイ表面の2個以上のアクティブ素子間を接続するメタライゼーション。または、ダイとパッケージ・リードを接続するワイヤ。 Internal visual 【内部目視】：ダイ、ワイヤ、パッケージが、適用されるすべての仕様に準拠していることを、シール前に確認する目視検査。MIL-STD-883, method 2010とmethod 2017を参照。 Internal wafer vapor content 【ウェハ内部の水蒸気含有量】：デバイス・シール後の、半導体パッケージ・キャビティ内の残存湿度量。通常、100℃におけるppm単位で表します。 Ion implantation 【イオン注入(イオン打ち込み)】：所定の電気的特性を得るために、選択した不純物を、半導体内の制御した領域に注入すること。高電圧のイオン打ち込みを使用します。 Isolation tub 【絶縁分離タブ】：隣接する回路素子への電気的なリークを防ぐために、拡散(通常、P＋)で絶縁分離されたダイの領域。[日本語版補足：国内では、一般的にタブよりもウェルと呼ばれます。] JAN 【空軍海軍共同】：「Joint Army Navy」の略。管理された政府仕様に基づいて、デバイスが製造および選別されたことを示す記号です。小型デバイスでは通常、Jと略されます。第5章を参照。 Jump bond 【ジャンプ・ボンド】：「Skip bond」を参照。 Junction 【接合】：シリコン・サブストレート上の、P型半導体領域とN型半導体領域との境界。 Junction burnout：「Thermal secondary breakdown」を参照。 Kerf 【カーフ(切り溝)】：トリミングによって抵抗材料を除去または修正した、マイクロサーキットの抵抗領域部分。 Kirkendall voids 【カーケンドール・ボイド】：「Bimetallic contamination」を参照。 Lambda：1,000時間当たりのパーセントで表す点を除いてLTPDと同じ。 Land area 【ランド領域】：パッケージ・キャビティ内にあり、ダイとの電気的接続のためにボンディング・ワイヤが接続されるパッケージ・リード部分。 Latchup 【ラッチアップ】：回路の出力が2種類の電源電圧のうちのどちらか一方にほぼ固定され、入力信号に対して何の反応しもない状態。。ラッチアップは放射線照射で誘導されるときがありますが、過電圧ストレスなどの原因でも起こります。 LCC 【リードレス・チップ・キャリア】：「Chip carrier」を参照。 Lead bend 【リード曲げ(試験)】：A. リード強度を計測するためのねじり試験。「Lead fatigue」を参照。B. フラット・パッケージのリード線を、プリント基板に実装できるように折り曲げ成型を行う工程。 Lead fatigue 【リードの疲労】：リードとパッケージの構造品質を確認するために、サンプル・デバイスのリードに曲げ応力を繰り返し印加するテスト。MIL-STD-883, method 2004を参照。 Lead integrity 【リード品質】：「Lead fatigue」を参照。 Leadless package 【リードレス・パッケージ】：「Chip carrier」を参照。 Leak test 【リーク試験】：「Hermeticity」を参照。 Lid torque 【ふたトルク試験】：パッケージとリッドを平行方向ではなく反対方向にねじって、半導体デバイス(通常、ガラス・フリット・シールを採用したデバイス)のシール品質を確認するテスト。 Line width 【線幅】：半導体ダイ表面の水平方向の加工寸法。MOSダイ上の、ゲートとドレイン拡散間の分離寸法などが例です。 LSI 【大規模集積回路】：「Large Scale Integration」の略。LSIデバイスは一般に、ゲート換算で100ゲート以上1,000ゲート以下、または同程度の複雑度を持つ回路を指します。「VSLI」を参照。 LTPD 【ロット許容不良率】：「Lot Tolerance Percent Defective」の略。規定のLTPDより故障率が高いロットのうち90%を除去することを統計的に保証する、単一ロット・サンプリングの考え方です。 Macrocell 【マクロセル】：比較的複雑な電子機能を持ち、CADを使って他のセルと組み合わせるとさらに複雑な機能を実行でき、完全にゼロの状態から設計を行う場合に比べて設計工数が少ない半導体ビルディング・ブロック。 Majority carrier 【多数キャリア】：半導体材料の中で優位を占める移動電荷キャリア(正孔または自由電子)。チャネルは、シリコン内で形成されている場合、多数キャリアの変化によって生まれます。 Mask 【マスク】：パターンが印刷された、任意の材質のスクリーン。ファブリケーション工程で、光に反応するフォトレジストで覆われた半導体の、指定した領域を露光して重合させるために使用します。 Mechanical shock 【機械的衝撃】：ダイ・アタッチ、ワイヤ・ボンディング、シール品質を検査する衝突性の衝撃テスト。通常は、サンプルに対して適用します。MIL-STD-883, method 2002を参照。 Megarad 【メガラド耐性】：性能を大きく低下させないで、106 rad (Si) 以上の放射線総照射量に耐える能力。 Meniscus 【メニスカス】：パッケージで、リードが突き出している局所的な凸状部分。 Metal can package 【メタル・キャン・パッケージ】：「Header」を参照。 Metal gate 【メタル・ゲート】：ゲート電極に金属(通常、アルミニウム)を使用して製造したMOSプロセス。 Metallization melt 【メタライゼーションの溶融】：過度な電力損失が原因で起こる半導体メタライゼーションの溶融。通常、短時間の大電流パルスによって発生します。 Metallization run 【メタライゼーション・ロット(ラン)】：メライゼーションを同時に行ったウェハのロット。蒸着(メタライゼーション)チャンバのウェハ収容数は、拡散チャンバのウェハ収容数よりも少ないときがあり、同一のウェハ・ロットから複数のメタライゼーション・ロットが得られる場合があります。 Microcrack 【マイクロクラック】：金属などの半導体デバイス材料に発生する微小クラックで、通常、光学的な拡大では検出が不可能なもの。メタライゼーション領域では通常、コンタクトの段差で発生します。マイクロクラックは、回路の不連続性の原因となります。 Micron(µ)【ミクロン】：長さの単位。106＝1m。(注意：長さの単位記号としてのμ(ミクロン)を、μA(マイクロ・アンペア)やμV(マイクロ・ボルト)など、マイクロを意味する他の補助記号と混同しないこと。ミクロンは1マイクロ・メートルに相当します。) Migration 【マイグレーション】：物理的材料が、隣接する別の材料に移動または混入すること。「エレクトロマイグレーション(Electromigration」を参照。 Minority carrier 【少数キャリア】：半導体内で優位を占めていない移動電荷キャリア。正孔が多数キャリアとなっているP型領域内の自由電子などです。 Moisture resistance 【耐湿性試験】：高湿、高温ストレスのサイクル下にサンプル・デバイスをさらし、過酷な環境条件におけるデバイス耐性を判断するテスト。通常、サンプルを使用し、24時間のテストを10サイクル行います。MIL-STD-883, method 1004を参照。 Molded device 【モールド・デバイス】：エポキシ樹脂などのモールド・コンパウンドを使って完全に封止したデバイス。内部にキャビティを持ちません。 Monolithic device 【モノリシック・デバイス】：単一のダイまたは単一のチップ上に回路が構成されたデバイス。 MSI 【中規模集積回路】：「Medium Scale Integration」の略。MSIデバイスは一般に、ゲート換算で12ゲート以上100ゲート未満の回路を指します。「LSI」を参照。 MTBF 【平均故障間隔】：「Mean Time Between Failure」の略。1つのデバイスが故障から回復した後、次の故障が起こると見込まれるまでの動作時間の平均値です。 Multichip device 【マルチチップ・デバイス】：2個以上のダイを含むデバイスのうち、サブストレート上には薄膜または厚膜部品を持たないもの。2個のLM111を単一パッケージに収めているLH2111などが例です。 Multilayer metallization 【マルチレイヤ・メタライゼーション】：異なる金属を複数の層に堆積させて、デバイス表面に単一のメタライゼーション・ストライプを構成させたメタライゼーション。 Multilevel metallization 【マルチレベル・メタライゼーション】：金属を複数の層に堆積させ、インタコネクトが必要な部分を除いて、レベル間を絶縁層(SiO2など)で分離したメタライゼーション。 NMOS：「N-channel」を参照。 N-channel 【Nチャネル型MOS】：隣接する2つのN型拡散層(ソースとドレイン)を誘電体(ゲート)で橋渡ししてMOSトランジスタを形成するMOSプロセス。ソースとサブストレートをグラウンドに接続しゲートに正電圧を印加すると、誘電体下のサブストレート表面に負電荷(N-チャネル)の薄い伝導領域が生成されます。 Nailhead bonding 【ネイルヘッド・ボンディング】：ボール・ボンディングの別称。 Neutron radiation 【中性子照射】：サブストレートの少数キャリアの寿命を短くするために、ファブリケーション工程中にデバイスに中性子照射を行うこと。バースト放射にさらされたときに回路がラッチアップする確率を下げることができます。 Non-destructive bond pull 【非破壊ボンディング引っ張り試験】：特定のロットの全デバイスまたはサンプル・デバイスの全ワイヤを、ボンディングが破壊される引っ張り強度の最小リミットよりも小さい力で引っ張るテスト方法。MIL-STD-883, method 2023を参照。 Non-standard part：米政府が用意した仕様ではなく請負業者が用意した仕様に基づいて調達されたデバイス。 NPN transistor 【NPNトランジスタ】：N型エミッタとN型コレクタの間にP型ベースを配置して構成した接合型トランジスタ。通常、エミッタはベースに対して負となり、コレクタはベースに対して正となります。 N-type 【N型】：多数キャリアが自由電子であるため負となっている半導体材料。 Operating life 【動作寿命試験】：長時間にわたって実行されるバーンイン・テスト(通常125℃で1,000時間)。電気的バイアスを印加した状態で高温にさらします。通常は、サンプルを使用します。MIL-STD-883, method 1005を参照。 Oxide isolation 【酸化膜分離】：素子間の酸化膜バリア構造を用いて、半導体デバイス上の回路素子を分離する構造。回路素子の下に完全な分離構造を作る誘電体分離とは異なります。 Packaging density 【ゲート密度】：集積回路における、チップ・サイズの単位面積当たりの半導体素子数。多くはゲート換算で表されます。 Parallel testing 【並列テスト】：同時に1つのデバイスのテストしか行わないシリアル・テストとは異なり、複数のデバイスを同時にテストすること。通常、テスタに接続されたプリント基板にデバイスを実装して行います。 Parasitic device or element 【寄生素子】：拡散で作られた回路素子間で起こる相互作用。寄生の例として、トランジスタのコレクタ直列抵抗(RSAT)や、コレクタとサブストレートとの接合の容量があります。実際には、埋め込みN＋拡散が、コレクタ抵抗を低減するために使用されています。現在の半導体技術では、原理的にこれらの寄生素子を除去できません。本来の回路に対する寄生素子の影響が大きい場合や、回路が寄生素子を利用するように設計されている場合は、寄生素子を回路に明示します。 Particle Count 【パーティクル・カウント】：気体または液体の清浄度。通常、立方フィート当たりのパーティクル数で表します。たとえば、Class 10の作業環境とは、1立方フィートの空気中に、1μmより大きなパーティクルが10個未満しか存在しない状態です。 Passivation 【パッシベーション】：コンタクト部と拡散ウインドウが開口状態になった、ダイ表面に形成された薄膜。通常は、熱的に成長させる二酸化シリコンSiO2です。 Passive device 【受動素子】：抵抗やコンデンサなど、増幅または制御特性を持たないデバイス。 P-channel 【Pチャネル型MOS】：隣接する2つのP型拡散層(ソースとドレイン)を誘電体(ゲート)で橋渡ししてMOSトランジスタを形成するMOSプロセス。ソースとサブストレートをグラウンドに接続しゲートに負電圧を印加すると、誘電体下のサブストレート表面に正電荷(P-チャネル)の薄い伝導領域が生成されます。 PDA：「Perfect Defect Allowable」の略。全数スクリーニング工程で不合格になる可能性のあるロットの最大パーセントです。そのロットは除去しません。PDAでは、異常に高い割合でロットに現れる故障メカニズムが、そのロットの残りにも現れる確率について予測します。そのため、すべての故障デバイスを検出後に取り除くスクリーニング(内部目視またはＸ線)には、PDAを使用してはなりません。 Pedestal 【台座】：サブストレートの主要部分よりもハイブリッド・サブストレートが小さいときに使われる、ハイブリッド・サブストレートの取り付け部分。 Peripheral device 【周辺デバイス】：CPUの動作を支援するために必要な機能を持つ、マイクロプロセッサ・デバイス・ファミリ内のデバイス。 Photolithographic process 【フォトリソグラフィ・プロセス】：光と選択的なマスクを使ってダイ表面上のフォトレジスト領域の微細パターンを露光する、マイクロサーキットの製造業者が活用する技術。 Photoresist 【フォトレジスト】：選択した露光部分を紫外光で光重合反応させて、化学エッチング処理をマスクする感光性材料。 PIND 【微粒子衝撃雑音検出】：「Particle Impact Noise Detection」の略。デバイスを振動テーブル上で振動させ、音響トランスデューサを使用して、デバイス・キャビティ内に遊離しているパーティクルを検出するテストです(MIL-STD-883, method 2020を参照)。非音響の粒子検出テストについては、別の文書で規定されています。 Pinholes 【ピンホール】：酸化膜に存在する小さな局所的領域で、絶縁耐力が低いもの。通常、汚染によって発生します。 Pin-out 【ピン配列】：半導体デバイスの各ピンに割り当てられた機能を説明するリストまたは図。 Planar structure 【プレーナ構造】：単一面上で接合が終端されている、平らな表面を持つデバイス構造 PMOS：「P-channel」を参照。 PNP transistor 【PNPトランジスタ】：P型エミッタとP型コレクタの間にN型ベースを配置して構成した接合型トランジスタ。通常、エミッタはベースに対して正となり、コレクタはベースに対して負となります。 Post 【ポスト】：「Land area」を参照。 PPM 【ピーピーエム】：「Parts-per-million」の略。部品の故障率、または材料の不純度を表す単位です。 Precap 【封止前】：「Internal visual」を参照。 Probe 【プローブ】：ウェハ・レベルでの半導体デバイスの電気的テスト。デバイスの各ボンディング・パッドとの電気的接続を図るのに金属プローブが使用されることから、この名前が付きました。 Procuring activity 【調達機関】：部品の発注と追跡を行う、米政府機関または相手先商標製品製造業者(OEM)。 PROM 【ピーロム】：「Programmable Read-Only Memory」の略。プログラム処理によって、格納されているデータ内容が個々のデバイスごとに固定されているメモリ・デバイスです。通常、ダイ表面のフューズ接続を吹き飛ばして処理します。PROMはEPROMやEEPROMとは異なり、消去や再プログラムはできません。 Protective device 【保護デバイス】：入力遷移の過ストレスからデバイス回路を保護するために、半導体デバイス上に製造されている回路素子。通常、デバイス入力部分に隣接しています。保護デバイスの例として、静電気放電を吸収してゲート酸化膜の破壊を防ぐ、CMOSデバイス上の入力ダイオードがあります。 P-type 【P型半導体】：多数キャリアが正孔であるため正となっている半導体材料。 Punch-through 【パンチスルー】：2つの隣接する拡散層の領域から多数キャリアが完全に欠乏するほどの電圧を印加したときに、拡散領域間を意図せずに流れる電流。 Purple Plague 【パープル・プラーグ】：「Bimetallic contamination」を参照。 Qualification testing 【認定試験】：仕様やプログラムに対する製品または製品ファミリの適合性を判断するため、サンプルに対して一度だけ実行するテスト。 Qualifying activity 【認定機関】：単一または一連の仕様に対するベンダの認定ステータスを決定する米政府機関または相手先商標製品製造業者(OEM)。認定機関は通常、調達機関とは異なります。 Quality 【クオリティ】：あらかじめ決められた一連の設計標準および出来栄え標準への適合性。クオリティは、信頼性とは異なります。 Quality conformance inspection 【クオリティ適合検査】：認定で確立されたクオリティと信頼性の標準に対する適合性を判断するための、定期的な出検サンプル・テスト。MIL-STD-883, method 5005を参照。 QPL 【認定品目表】：「Qualified Products List」の略。特定のプログラムか、単一または一連の仕様に対して認定を受けた、ベンダかデバイスまたはその両方のリストです。MIL-M-38510 QPL手順の詳細は第5章を参照。 Radiation hardening 【放射線耐性の向上】：デバイスの照射耐性特性を改善するための、ウェハ・ファブリケーション工程の変更。[日本語版補足：Radiation hardeningは一般に、放射線照射により金属等の硬度を高める「照射硬化」の意味ですが、本用語は異なります。] Radiation hardness 【放射線耐性】：放射線にさらされたときに、性能低下またはロジックの反転なしにデバイスが耐えられる能力。バイポーラ・デバイスは本質的に、MOSデバイスよりも高い耐性を持ちます。 Radiation screening 【放射線スクリーニング】：放射線耐性を求めるためにデバイスに対して行うテスト。MIL-STD-883, method 1019を参照。 Radiation susceptibility 【放射線感受性】：放射線にさらされた場合に性能低下する、デバイスの本質的な傾向。一般にMOSデバイスのほうが、バイポーラ・デバイスよりも放射線に対して損傷を多く受けやすくなっています。 Radiography 【Ｘ線撮影法】：「X-ray」を参照。 Rad (Si) 【ラッド】：シリコン1g当たり100エルグのエネルギーの吸収があったときの、電離放射線の線量。[日本語版補足：国内ではSI単位系の施行により、rad(ラッド)の代わりにGy(グレイ)が使用されます。1Gyは、物質1kg当たり1J(ジュール)のエネルギーの吸収があったときの線量です。1Gy＝100rad。] RAM 【ラム】：「Random Access Memory」の略。格納データ内の選択したビットにランダムにアクセスできる記憶デバイスです。そのビットに最近アクセスしたタイミングにも、最近アドレス指定したビットの位置にも依存しません。データは非破壊的に読み出せますが、対応ビット位置に新しいデータを書き込むと既存のデータは自動的に消去されます。RAMには、スタティック型(リフレッシュ電圧を印加しなくてもデータを保持可能)と、ダイナミック型(定期的にリフレッシュ電圧を印加しないとデータを保持不可能)があります。 Read-and-Record：デバイスが特定の電気的テスト・ポイントにあるときに実際に測定されたパラメータ値を、デバイスのシリアル番号ごとに個別に記録すること。Read-and-Recordは、デバイスの特性、偏移測定(デルタ)、または温度係数を求めるときに行われます。 Rebonding 【再ボンディング】：過去にボンディングを試みたパッドまたはポストに対して、新規にボンディングを行うこと。最初のボンディングが除去されているのであれば、新しいボンディングは再ボンディングと見なされます。ボンドオフ(ボンディング装置の清浄のために、パッドではなくポストの端部に接着する特殊なボンディング)は、再ボンディングとは見なされません。 Reject number 【不合格数】：サンプル・テストにおいてロットが不合格になる、デバイスの不合格数。この数値は通常、許容数よりも大きく設定されます。 Reliability 【信頼性】：デバイスが持つ、予測されるライフタイム。ユーザー・システムでどの程度の期間、正常な動作が見込まれるかを意味します。通常、故障率(1,000時間当たりのパーセント)またはMTBF(Mean Time Between Failures、単位時間)で定義されます。 Resistance to solvents 【耐溶剤性】：トリクロロトリフルオロエタンや塩化メチレンなどの溶剤にサンプル・デバイスを浸漬させてからブラシで研磨した後に、ユニット・マーキングが判読可能か、その耐性を見るテスト。MIL-STD-883, method 2015を参照。 RETS：「Rel Electrical Test Specification」の略。特定の軍用デバイス・タイプに対する実際の電気的テストの詳細を記述した、ナショナル セミコンダクター社内で使用されている文書です。 ROM 【ロム】：「Read Only Memory」の略。データを消去不可能な形態で恒久的に格納した半導体デバイスです。ウェハ・ファブリケーション工程でのメタル・マスク・パターンによって書き込みます。 Salt atmosphere 【塩気(えんき)】：塩気が強い環境にサンプル・デバイスをさらし、パッケージ材料の長期耐久性を調べるテスト。MIL-STD-883, method 1009を参照。 Sample 【試料(サンプル)】：材料のロットからランダムに抽出した、単一または複数のデバイス。サンプリングでは、ランダムに選んだデバイスが、テストにおいてロット全体の代表的な特性を示すと仮定しています。 Sampling Plan 【サンプリング・プラン】：確立されたAQLまたはLTPDに材料のロットが適合していることを確認するための、統計的に決めたサンプル数、許容数、不合格数。 Schottky barrier 【ショットキ・バリア】：金属と半導体の間に形成される電位バリア。ショットキ・ダイオードを構成するのに使われます。 Screening 【スクリーニング】：サンプリングと異なり、デバイス全数をテストすること。 Scribe grid 【スクライブ格子】：ウェハを個々のダイに切断する際にダイサーのブレードが通過する、ウェハ上の隣接ダイ間の領域。 Sealing 【封止(シール)】：キャビティ(またはハーメチック)タイプの半導体デバイスにリッドを付ける工程。シール方法には、ハンダ(金属リッドを金属シール・リングにハンダ付け)、溶接(金属リッドを金属パッケージ・ベースに溶接)、ガラス(またはセラミック)シール(リフロー・ガラスを用いてセラミック・リッドをセラミック・ベースに固定)があります。 Selected item drawing 【精選品目図面】：通常製造または試験されるものとはパラメータまたは特性が異なる、選択された材料の調達のために準備される図面。MIL-STD-100に基づきます。 SEM 【走査型電子顕微鏡(による検査)】：光学顕微鏡では実現できない高倍率が可能な、「Scanning Electron Microscope」(走査型電子顕微鏡)を用いた検査(MIL-STD-883, method 2018を参照)。走査型電子顕微鏡は通常、250Å以上の解像度と、20,000倍以上の倍率を持ちます。 Semiconductor 【半導体】：シリコンやゲルマニウムなど、電気的伝導の性質が導体と絶縁体の中間である素子。 Serialization 【シリアライゼーション】：デバイスのロットの各ユニットにユニークな英数の識別子を適用し、データの変化や個々のレントゲン写真のトレーサビリティを高めること。 Ship-to-stock 【在庫販売】：部品ユーザーが、ベンダの製品に対しクオリティの統計的評価を実施することによって、受け入れ可能なクオリティを持つ製品については、自社工場に納入されたときに追加の製品試験を実行しなくても使用できるようにする体系。[日本語版補足：一般に使われている「在庫販売」とは意味が異なります。] Shrink 【シュリンク】：同一の基本プロセス・ファミリの中で、より小さい加工寸法にプロセスを変更し、ダイ・サイズを縮小すること。 Side brazed dip 【サイド・ブレーズ・ディップ】：パッケージ側面にリードを貫通接続させて鑞付けしたデュアル・インライン・パッケージ。リードは、通常のデュアル・インライン・パッケージでは直角に曲げられて下向きに出ていますが、このパッケージでは直下に出ているのが特徴です。このパッケージには、モールド品はありません。 Silicon gate 【シリコン・ゲート】：ゲート電極にポリシリコンを使って製造するMOSプロセス。 Simple hybrid 【シンプル・ハイブリッド】：ハイブリッド・デバイスのうち、内部シール周囲(キャビティ周辺など)が2インチ未満のもの。 Single-in-line package 【シングル・インライン・パッケージ】：すべてのリードがパッケージの一辺から出ているパッケージ。ハーメチックとモールドの両方があります。 SIP：「single-in-line package」の略。 Skip bond 【スキップ・ボンディング】：ハイブリッド・サブストレート上の2つのメタライゼーション配線間に配置されたボンディング。 Slash sheet 【スラッシュ・シート】：デバイス、または関連デバイス・ファミリに対する特定のスクリーニングと電気的テストの要件を規定したMIL-M-38510詳細デバイス仕様(第5章を参照)。MIL-M-38510部品番号では、スラッシュ「/」に続く最初の3桁の数字がスラッシュ・シート番号を表します。たとえばM38510/02004 BDBは、スラッシュ・シート020で規定されたデバイス・タイプ04を表しています。スラッシュ・シート番号が2桁のときはゼロを1個、1桁のときはゼロを2個先頭につければ、統一的な15桁の部品番号を生成します。 SMP：「Surface mounted packaging」を参照。 Soft error 【ソフト・エラー】：電圧または電流の遷移か、放射線の被爆を原因とした、メモリ・デバイスの単一または複数セルに誘発される恒久的ではない誤り。ソフト・エラーは誤り訂正符合を使用すれば修正できますが、誤り前にセルに格納されていたデータは回復できません。 Software 【ソフトウェア】：デバイスまたはシステムのハードウェア機能をプログラムした命令。この命令は、デバイスの内部(ROMなど)または外部(テープやディスクなどの適切なメモリ媒体)に格納されます。 Solderability testing 【ハンダ付け性試験】：サンプル・デバイスをハンダに浸漬させ、ハンダが均一に付着しているかなど、仕上げのクオリティを目視によって確認するテスト。MIL-STD-883, method 2003を参照。 Solder dip 【ハンダ・ディップ】：ハンダを溶融した槽にデバイスのリードを浸漬させ、プリント基板にデバイスを一括でハンダ付けする方法。「スズ・ディップ」と呼ぶのは誤りです。 Solder seal 【ハンダ・シール】：ハンダ付けによって金属リッドを金属シール・リングに封止する半導体デバイスのシール方法。 Source control drawing 【ソース管理図】：図面に記載されていない製造元からは規定デバイスの購入が禁止されている点を除いて、仕様管理図面と同じ。 Source inspection 【源泉検査】：ベンダ自身によって材料が組立またはスクリーニングされているベンダ施設で、顧客のクオリティ部門の代表者や政府調査官が行う査察または検査。 Specification control drawing 【仕様管理図面】：購入材料に対するスクリーニング、電気的性能特性、物理的構成の定義と管理のために準備される図面。MIL-STD-100に基づきます。定義によれば、仕様管理図面の目的は、管理された標準部品を購入することです。 Sputtering 【スパッタリング】：アルゴン・イオンの衝撃照射によって固体から分子を分離させ、ウェハ表面に打ち込んで薄膜を形成する方法。 SQC：「Statistical quality control」を参照。 SSI 【小規模集積回路】：「Small Scale Integration」の略。SSIデバイスは一般に、ゲート換算で12ゲート未満の回路を指します。 Stabilization bake 【安定化ベーク】：デバイスの構造をテストするために、電圧を印加しない状態で高温(通常150℃)のチャンバにデバイスを入れること。ダイ表面の不純物をベークして取り除くために、シール前に行うこともあります(MIL-STD-883, method 1008を参照)。安定化ベークは、通常短時間しか行わない高温保存試験とは異なります。 Stacked bond 【スタック・ボンディング】：前のボンディング上に、直接再ボンディングを行うこと。 Staggered leads 【スタガード・リード】：2列以上の平行に並んだスルーホールに実装できるように、パッケージの同じ側面から、折り曲げ向きを交互に変えて出したリード。 Static RAM 【スタティック・ラム】：「RAM」を参照。 Statistical quality control 【統計的クオリティ管理】：クオリティの傾向をリアルタイムに把握するため、プロセスの欠陥データを統計的に解析するクオリティ管理体系。 Stitch bonding 【スティッチ・ボンディング】：ボンディング・ワイヤの先端をボンディング・ヘッドの下にあて、熱と圧力によってワイヤをスティッチ(縫い目)のようにしてパッドまたはポストに接着させるボンディング方法。 多くの場合、同一のボンディングに複数のスティッチが適用されます。スティッチ・ボンディングは、痕跡がボンディング・ワイヤに沿うのではなく横方向に走っているため、超音波ボンディングとの相違が目視でわかります。 Substrate 【サブストレート】：上面に集積回路が組み付けられる物理的な材料。モノリシック・デバイスでは、チップのシリコンがサブストレートです。ハイブリッドでは、ダイなどの素子が配置されるアルミナまたはセラミックの表面がサブストレートです。 Substrate bond 【サブストレート・ボンディング】：「Skip bond」を参照。 Surface mounted packaging 【面実装パッケージ】：プリント基板などのサブストレート材料の表面に実装される半導体パッケージ。「Through-hole mounting」も参照。 Surface states 【表面準位】：汚染や結晶の不完全性などが原因で半導体表面に生じた余剰なドナー、アクセプタ、またはトラップによる、好ましくない局在的なエネルギー準位。時間とともに変化することがあります。 Surveillance 【監視】：材料が、適用されるすべての要求に適合しているのかを確認するために、デバイスのテストまたはスクリーニングに無作為に立ち会うこと。 Temperature cycle 【温度サイクル】：気体を充満させた高温と低温のチャンバに、デバイスを短時間(15分)周期で交互に滞留させるテスト。チャンバ間の最大移し換え時間は1分です。通常、-65℃と＋150℃で10サイクルを実行します。使用する各種材料の熱膨張係数はそれぞれ異なるため、このテストを行うと、デバイス構造にストレスを与えられます。MIL-STD-883, method 1010を参照。 Thermal resistance 【熱抵抗】：チップの動作中に発生した熱をパッケージが放散する能力。通常、℃/Wの単位で表します。θJCは半導体接合部とケース間の熱抵抗で、半導体接合部で発生した熱をパッケージに伝えるチップの性能を示します。θJAは半導体接合部と周囲の熱抵抗で、チップの熱を周囲の空気に伝えるケースの性能を示します。 Thermal secondary breakdown 【熱による二次絶縁破壊】：熱暴走状態が引き起こす逆バイアス電圧または電流によって、半導体接合部が焼損すること。 Thermal shock 【熱衝撃】：液体の浴槽に浸漬させ、移し換え時間が即時である点を除いて、温度サイクルと同じ。通常、0℃と100℃を15サイクル実行します。パッケージ・シールにきわめて大きなストレスを与えるテストであり、通常はサンプルに対して行います。MIL-STD-883, method 1011を参照。 Thermocompression bonding 【熱圧着ボンディング】：「Ball bonding」を参照。 Thick film 【厚膜】：5μm(5×104 Å)より厚い膜。液体または固体を塗布するか、選択的パターンを持つスクリーンまたはマスクを通してペーストを塗布して形成します。 Thin film 【薄膜】：5μm(5×104 Å)より薄い膜。通常、真空蒸着またはスパッタリングで形成します。 Threshold voltage 【スレッショルド電圧(しきい値電圧)】：デバイスが、ロジック・ステートの変化として立下りまたは立ち上がりを認識する電圧レベル。 Through-hole-mounting 【スルーホール実装】：半導体パッケージの実装技法の1つで、デバイスのリードを実装面の穴に貫通させる方式。リードの接着は、ハンダ付けまたは機械的な手段によって行います。 Tin dip 【スズ・ディップ】：デバイス・リードのハンダ・ディップに対して誤って用いられる用語。「Solder Dip」を参照。 Total dose radiation 【総放射線照射量】：照射野に長時間さらされること(衛星が地球のバンアレン帯に遭遇した場合など)によって照射された放射線の累計。 Transportability 【移植性】：あるシステムから他のシステムに移しても、新しいシステムのハードウェアとソフトウェアに対して互換性を確保できる、ハードウェアまたはソフトウェアの特性。 Triboelectric effects 【摩擦帯電効果】：2つの表面が接触してから離れたときに発生する静電帯電。片方に正の帯電が残り、他方に負の帯電が残ります。第10章を参照。 Trim and form 【トリム&フォーム】：デバイスの組立工程の1つ。リード・フレーム(フラット・パッケージやデュアル・インライン・パッケージ)の組立が終わった後、リード・フレームを切断し、リードを規定の形に曲げるか成型することです。 Truth table 【真理値表】：ロジック・デバイスが受け付けるように設計された入力ロジックの各組み合わせについて、結果として生じる出力ロジック・ステートを記述した表。 ULSI 【極超大規模集積回路(超々大規模集積回路)】：「Ultra Large Scale Integration」の略。10,000ゲートを越える複雑さを持つデバイスに適用される用語です。 Ultrasonic bonding 【超音波ボンディング】：ボンディング技法の1つ。ボンディング・ヘッドから超音波振動をボンディング・ワイヤに与えるとともに、ヘッドを圧接し、ワイヤとパッド間の圧力と摩擦によってその振動を熱に変換して接着を行います。この方法は外部発熱源が不要なので、アルミニウムのボンディング・ワイヤとボンディング・パッドの酸化を抑えられます。アルミニウム線を使用する場合は、最も広く使われるボンディング方法です。 Undercutting 【アンダーカット】：ダイのメタライゼーションまたはシリコンを、下側よりも上側が広くなるように内側に削ること。 Unipolar 【ユニポーラ】：電流を運ぶ領域とサブストレートが同じ極性を持つデバイスまたはプロセス。通常、MOSデバイスが該当します。 Variables data 【変数データ】：ロット・データ(または属性データ)とは異なり、個々のデバイスをトレース可能な、記録されたパラメータまたはデルタ値。 VHSIC：「Very High Speed Integrated Circuits」の略。米国防総省が資金提供した研究開発プログラムで開発され、速度、密度、消費電力、システム効率に優れた、最高水準の半導体に適用される用語です。詳細は第7章を参照。 Vibration, variable frequency 【振動、可変周波数】：できるだけ大きな構造的ストレスを与えるために、サンプルのデバイスに振動を印加するテスト。破壊テストと見なされるため、サンプルを使用します。デバイスは、周波数範囲に対して単純な倍音運動で振動します。MIL-STD-883, method 2007を参照。 VLSI 【超大規模集積回路】：「Very Large Scale Integrated Circuits」の略。VLSIデバイスは一般に、ゲート換算で1,000ゲートより多く10,000ゲート未満の回路を指します。 Wafer fabrication 【ウェハ・ファブリケーション】：シリコン・ウェハの表面に半導体素子を製造するプロセス。 Wafer lot 【ウェハ・ロット】：メタライゼーションを含むすべてのプロセス工程で処理されたウェハの、ある単一のロット。ウェハは、適用されるメタライゼーション・パターンのみが異なる複数のデバイス品種で構成されることがあります。 Wafer lot acceptance testing 【ウェハ・ロット受け入れ試験】：クラスSデバイスの組立用に許容可能かどうかを判断するための、集積回路ウェハ・ロットに対するテスト。MIL-STD-883, method 5007を参照。 Wafer probe 【ウェハ・プローブ】：「Sort」を参照。 Wedge bonding 【ウェッジ・ボンディング】：「Ultrasonic bonding」を参照。「Stitch bonding」も「Wedge bonding」と呼ばれることがあります。 Weld Seal 【溶接シール】：金属リッドを金属パッケージに溶接して封止した半導体デバイス。一般に、メタル・キャン・デバイスに適用します。 X-ray 【Ｘ線(放射線写真法)】：デバイス構造のレントゲン解析。アルミニウム・ボンディング・ワイヤを用いたデバイスでは、ダイ・アタッチとシールの欠陥しか評価できないので、あまり有用な方法ではありません。金線を用いたデバイスでは、組立の通常の欠陥だけでなく、遠心分離などのテスト中にワイヤが受けた損傷も検出できるので、より効果的なスクリーニングが可能です。MIL-STD-883, method 2012を参照。 Yield 【歩留まり】：電気的および機械的に、適用される仕様範囲内に収まっているデバイスの総数。全体の数量に対するパーセントで表します。 参照） http://www.national.com/JPN/quality/glossary_quality.html |
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2007-09-23 Sun 07:05
バルクCMOS
SOIとはSilicon on Insulator構造を意味するもので，絶縁膜上のシリコン薄膜（SOI層）にデバイスを構成する。バルク，部分空乏型および完全空乏型SOI-MOS（Metal-Oxide-Semiconductor） バルクCMOSデバイスではP/N型MOSトランジスタがウエル層にて分離されている。これに対し，SOI-CMOSデバイスはSi支持基板と埋め込み酸化膜 （BOX:Buried Oxide）にて分離され，各素子間はLOCOS（Local Oxidation of Silicon）酸化膜にて完全に分離されており，動作素子領域（SOI層と呼ぶ）を絶縁体にて完全分離する構造を持っている。またSOI層の厚み が薄く（通常<50nm），チャネル下のボディ領域がすべて空乏化しているものを完全空乏型SOI，SOI層が厚く（通常>100nm），ボディ領域底部に空乏化されていない領域を持つものを部分空乏型SOIと呼ぶ。 サブスレッシュホールド特性を示すS値において，完全空乏型SOIトランジスタのみS値が60〜70mV/decと低いことが特徴的である。（S値とは ドレイン電圧一定にてドレイン電流を1ケタ変化させるサブスレッシュホールド領域でのゲート電圧値，バルクトランジスタではソース，ドレイ ンと基板，ウエル間との間に形成されるPN接合が，完全空乏型トランジスタにおいては存在せず，接合容量は非常は小さなものとなる。部分空乏型トランジスタはボディ底部にPN接合が存在するため，ちょうど両者の中間に位置する。S値，接合容量の低減，完全分離構造による利点 としては以下のようなものがある。 �� オフリーク電流を増加させずに閾値電圧（Vt）を低く 設定出来るため，低電圧動作が可能。（S値の低減） �� 負荷容量CLが低減されるため，高速動作，低消費電力 CMOSデバイス開発が可能。（接合容量低減） �� 高周波動作における信号伝達損失の低減。 （接合容量低減） �� 高抵抗Siウエハ等を支持基板として使用出来るため， 受動素子を含めた素子高周波性能の実現。（完全分離構造） �� 基板を介したクロストーク等の誤動作を低減。 SOIの採用により、優れたPerformance/Powerデザインポイントが達成されるとしている。このSOI技術の製品への採用に関して、業界でも先端を走っている沖電気工業に取材させていただいた。同社シリコンソリューションカンパニー研究本部 本部長 市川文雄氏、シリコンソリューションカンパニー研究本部新技術研究開発部 部長 長友良樹氏、シリコンソリューションカンパニー ビジネス本部ロジックマーケティング部 課長 佐々木正夫氏にお話を伺ったのでご紹介したい。 ○SOI技術とは 一般的に、LSIの性能効率はトランジスタの性能効率に依存している。ここで性能効率とはパフォーマンスと消費電力の比を意味している。トランジスタのVt(スレッショルド電圧)を高くすれば、リークは減少し省電力になるが、一定の供給電圧のもとではパフォーマンスは下がる。Vtを下げればパフォーマンスは高くなるがリークが増大する。トランジスタのVtの設計値は、LSIの用途を考えた上で省電力とパフォーマンスの兼ね合いから最適な値に定める。しかしながらその性能効率、すなわちパフォーマンス - パワー曲線はデバイスの物理的性質に依存しており、従来型のバルクCMOSにおいて一定の限界範囲を超えることができない。 SOI(Silicon On Insulator)技術とは、トランジスタの性能効率を高める観点から注目されているトランジスタの新しい製造プロセス技術である。通常のバルクCMOSでは、シリコン基板上にトランジスタを形成していく。しかし、SOI CMOSでは絶縁物(一般的にはSiO2)の上にトランジスタを形成していく。電気的な干渉を考慮する必要がない絶縁物に囲まれた形でトランジスタを作ることにより、バルクよりも理想的な状態を実現しようというものだ。バルクCMOSに比べて、SOI CMOSは電気的に「キレが良い」と形容され、寄生容量が削減されたり、リークが削減されたり、トランジスタ相互の電気的干渉がなくなったりと、よりトランジスタの動作が理想的になると考えて良いだろう。 SOI CMOSでは絶縁物の上にシリコン薄膜を形成し、そこにゲートを刻んでいくが、そのシリコン薄膜(SOI層)の厚さによって、部分空乏型SOI(Partially Depleted SOI:PD SOI)と、完全空乏型SOI(Fully Depleted SOI:FD SOI)に分けられる。0.2μm程度のプロセスでは、SOI層の厚みが50nm程度以下のものをFD SOIと呼び、PDでは100〜200nm程度の厚みがあるという。(※このSOI層の厚みはプロセスルールの縮小に伴って薄くする必要がある。沖電気工業では現在0.15μmのFD SOIプロセスの開発を完了しているが、このプロセスで採用されているSOI層の厚みは40nm程度といい、0.2μmプロセスのSOI層よりも薄くなっている。) PD SOIとFD SOIのSOI層の厚みの違いは、トランジスタの動作特性の違いとなって現れる。定性的には、FD SOIはSOIトランジスタとしての特性が際立っている。しかし、FD SOIに特化した製造方法が必要であるなど、難しさもある。これに比べてPD SOIはSOIトランジスタとしての特性はマイルドであり、FD SOIよりもバルクに近い性質を持つ。製造方法についてもほぼバルクの手法をそのまま使うことが出来るので、半導体業界における最初のSOI技術の取り組みは、PD SOIの導入から始まった。 PD SOIとFD SOIの模式図 沖電気工業の試作した0.15μm FD SOIプロセスによるトランジスタ断面図 ここで、SOI技術を採用したトランジスタの性質を細かく示す。まずは、PD SOIとFD SOIに共通の性質を挙げる。 1) 接合容量が約1/10と小さく、高速な動作が可能である。接合容量とは、ドレイン電極とチャネル部のPN接合部分にできる空乏層を境に構成されるコンデンサの静電容量を指す。一般的に、電圧が下がるほど空乏層が狭まり、接合容量が大きくなる。接合容量が大きくなると、回路のキャパシタンスが大きくなるので、動作が緩慢になってしまう。このため、低電圧動作を目指すほど、SOIのメリットは大きくなる。 2) CMOSデバイスで問題となるラッチアップが起きない。ラッチアップとは、隣り合うトランジスタが寄生サイリスタを構成し、それがオンしてICが破壊される現象である。 3) 対放射線耐性が高い。放射線入射による基板部分での電荷発生が絶縁層により遮られ、回路の動作に影響しない。 4) ノイズの伝播(クロストーク)が少ない 5) 絶縁基板の熱伝導率が低い影響で熱が逃げにくい。 特に、隣合う素子同士が電気的に干渉しないため、より密に素子を配置し、回路のセル面積を下げることができることは大きなメリットで、大規模集積回路ではより高密度なゲートの実装が可能になる。また、絶縁基板の熱伝導率が低いことは、省電力用途のLSIでは問題にならないが、ハイパフォーマンス用途のLSIについては設計上考慮する必要があるという。 ここでさらに、PD SOIとFD SOIの違いについて紹介しよう。 1) FD SOIではリークを抑えることができる。同じVtならばリークを1/10程度に減らすことができ、同じリークならばVtを0.1V程度小さくすることができる。一方、PD SOIではリーク低減の効果は顕著ではないという。 2) PD SOIでは基板浮遊効果が現れてしまう。PD SOIではSOI層が厚いため、絶縁層直上部・チャネル下層部に電荷が蓄積されてしまう。これによりトランジスタの電流電圧特性にキンク効果が現れてしまい問題となるので、この浮遊電荷を逃がす手段が必要となる。FD SOIではSOI層が十分に薄いため、こうした現象は現れない。 3) 製造はPD SOIよりFD SOIのほうが難しい。PD SOIは通常のバルクCMOSプロセスをそのまま使えるが、FD SOIではSOI層が薄いため、エッチングや電極のシリサイド形成時などでFD SOI専用のプロセス技術の開発が必要となる。また、FD SOIの場合、トランジスタのVtはSOI層の厚みに敏感なので、SOI層の厚みを正確に一定に保つ技術が必要である。(※沖電気工業では、SOIの膜厚が多少変動しても、それを補償するプロセスを開発し、Vtを一定の値に保つことに成功した。) 4) FD SOIではSOI層の薄膜化により寄生抵抗が高くなってしまう。 全般に、PD SOIよりもFD SOIのほうがSOIデバイスとしての性格が際立っており、優れた点が多いように見受けられるが、用途により優劣が異なってくると思われる。省電力用途のLSIでは、リークが少なく駆動電圧を下げてもパフォーマンスが高い点、そして絶縁層の熱伝導率の低さも省電力用途のLSIでは問題にならないなど、FD SOIの性質は理想的である。一方、PD SOIは作りやすいほかに、電圧が高くパフォーマンス用途のLSIではメリットがあるという。 |
